如何DFT

本文深入探讨如何系统化地实施可测试性设计（DFT）。文章将详细阐述从基本概念到高级策略的十二个关键方面，包括测试点的插入、扫描链的设计、内建自测试的实现以及低功耗测试考量等。旨在为集成电路设计工程师和项目管理人员提供一套完整、实用且具备高度可操作性的指南，以确保芯片在流片前具备出色的可测试性，从而提升产品质量并降低后期测试成本。

       在现代超大规模集成电路设计中，芯片的复杂度和集成度呈指数级增长。面对数以亿计甚至十亿计的晶体管，如何在设计阶段就为后续的芯片测试铺平道路，成为了决定产品成败的关键因素之一。可测试性设计并非事后补救措施，而是一种贯穿于整个设计流程的前瞻性哲学。它要求工程师在构思电路功能的同时，就必须思考未来如何高效、全面且经济地对制造出的芯片进行缺陷检测。缺乏良好的可测试性设计，即使功能再强大的芯片，也可能因为无法有效筛查出制造缺陷而沦为废品，造成巨大的经济损失。因此，掌握并实施可测试性设计是现代芯片工程师的必备技能。

一、理解可测试性设计的核心价值与目标

       可测试性设计的根本目标，是使芯片内部的节点变得可控和可观测。所谓可控，是指能够通过芯片的输入引脚，将特定的测试信号施加到内部电路节点上；而可观测，则是指能够通过芯片的输出引脚，观察到内部电路节点对测试信号的响应。一个理想的可测试性设计，应当能够以最小的硬件开销和性能影响，实现对所有关键电路节点的充分控制与观测。其价值体现在多个方面：大幅缩短测试开发时间，降低测试向量生成的复杂度；提高测试覆盖率，从而提升缺陷检出率；减少测试所需的时间，进而降低测试成本；并最终加速产品上市周期。明确这一核心价值，是所有可测试性设计工作的起点。

二、将可测试性设计融入完整的项目生命周期

       可测试性设计绝非设计流程末尾的一个独立步骤，成功的实践要求其理念从项目规划之初就融入其中。在架构定义阶段，就需要评估总体的可测试性策略，例如是否采用全扫描设计，是否需要内建自测试模块等。在寄存器传输级设计阶段，是插入各种可测试性结构（如扫描链）的关键时期。到了物理设计阶段，则需要考虑这些结构的布局布线对时序、面积和功耗的影响。甚至在芯片封装之后，可测试性设计还需支持板级和系统级的测试。因此，建立一个跨职能的团队，确保设计、验证、测试和产品工程人员之间的紧密协作，是保障可测试性设计成功实施的组织基础。

三、制定明确且可衡量的可测试性设计规则

       无规矩不成方圆，可测试性设计需要一套清晰的设计规则作为依据。这些规则应由资深的可测试性设计工程师与电路设计工程师共同制定，并成为所有设计人员必须遵守的准则。规则内容应涵盖多个层面，例如：禁止使用异步置位或复位信号，或者规定其必须处于完全可控状态；对时钟网络的管理提出严格要求，确保测试模式下时钟的稳定性和可控性；对三态总线等难以测试的结构的使用进行限制或制定特殊的测试方案。这些规则的建立，可以有效避免在设计后期才发现不可测试的结构，从而减少返工，保证设计进度。

四、系统规划测试点的插入策略

       测试点是最基础也是最直接的可测试性设计技术之一。其原理是通过增加额外的输入输出端口，直接访问内部的关键信号。插入测试点可以显著改善特定节点的可控性和可观测性。规划测试点时，需要进行权衡分析：增加测试点会占用宝贵的输入输出引脚资源，并引入额外的负载和延迟，影响电路性能。因此，测试点应优先插入到对测试覆盖率影响最大、且通过其他方法（如扫描链）难以观测或控制的节点上，例如大型组合逻辑模块的中间点、长路径的节点或者关键的控制信号线上。合理的测试点规划能以较小的代价换取测试覆盖率的显著提升。

五、深入掌握扫描测试技术与扫描链的设计

       扫描测试是可测试性设计技术的基石。其核心思想是将设计中的所有时序单元（如触发器和锁存器）在测试模式下连接成一条或多条移位寄存器链，即扫描链。在测试时，可以通过扫描输入端口将测试向量串行移入这些时序单元，从而控制组合逻辑的输入；在捕获周期后，再将组合逻辑的输出响应从时序单元中串行扫描出来，实现观测。设计扫描链时，需考虑链的平衡（使各条扫描链长度相近以优化测试时间）、物理位置（减少布线拥塞和延迟）以及时钟域交叉（避免亚稳态）等问题。高质量的扫描链设计是实现高故障覆盖率的前提。

六、优化测试压缩策略以平衡测试数据量与故障覆盖率

       随着芯片规模扩大，测试向量数据量急剧膨胀，导致测试机台内存占用和测试时间成本高昂。测试压缩技术应运而生。它在芯片内部植入额外的硬件结构，如解压缩器和压缩器。解压缩器将来自测试机台的少量输入扩展为大量内部扫描链的激励；压缩器则将大量扫描链的输出响应压缩为少量输出传回测试机台。这极大地减少了与测试机台之间的数据通信量。在选择和实现压缩方案时，需要评估其压缩比、对故障覆盖率的影响、硬件面积开销以及是否引入未知态传播等问题。一个优秀的压缩策略能在几乎不损失覆盖率的前提下，将测试数据量降低一到两个数量级。

七、有效处理测试模式下的时钟与复位网络

       测试模式下的时钟和复位信号管理至关重要，其稳定性直接决定了测试的成败。所有用于功能模式的时钟源在测试模式下必须变得完全可控，这意味着需要引入时钟复用器或门控逻辑，确保测试机台能够精确地启动和停止时钟，并控制其脉冲数量。同样，全局复位网络也必须被置于测试模式的控制之下，防止其在非预期的时刻触发，干扰测试向量的加载和捕获。对于多时钟域设计，需要特别注意时钟域交叉处的同步问题，避免在扫描移位或捕获过程中产生亚稳态。严谨的时钟和复位方案是获得可靠测试结果的基础。

八、应对低功耗设计对可测试性带来的独特挑战

       先进的低功耗技术，如电源关断、多电压域和动态电压频率调整，给可测试性设计带来了新的挑战。在测试模式下，所有电压域都需要被上电，这要求设计特殊的电源管理单元测试接口。扫描测试活动本身会导致远高于功能模式的开关活动率，可能产生巨大的瞬时电流，引发电源网络压降甚至芯片损坏。因此，必须采用低功耗测试技术，例如测试向量排序、时钟门控测试、或划分扫描链进行分时测试，以将测试期间的功耗严格控制在安全限值之内。可测试性设计与低功耗设计的协同优化是现代芯片设计的一个重要课题。

九、为嵌入式存储器构建高效的内建自测试方案

       嵌入式存储器在片上系统中所占面积比例越来越高，其缺陷模型与随机逻辑不同，需要专门的测试算法。由于存储器通常具有高密度和有限的输入输出端口，通过外部测试机台直接访问其内部单元效率极低。内建自测试是解决这一问题的标准方法。它是在芯片内部设计一个专用的测试引擎，能够自动生成并施加复杂的测试序列（如棋盘格、行走一等）到存储器阵列，并比较输出响应以判断存储器是否合格。内建自测试模块的设计需要权衡测试算法的完备性、测试时间、硬件面积开销以及诊断能力。

十、为模拟与混合信号电路设计专用的测试结构

       模拟和混合信号电路的可测试性设计与数字电路截然不同。其测试参数（如增益、带宽、信噪比）是连续值，测试通常需要精密的测量仪器和较长的测试时间。可测试性设计技术包括：设计测试总线，将关键的内部模拟节点引出到有限的专用测试引脚；插入模拟多路复用器，以便共享测试资源；甚至为模拟模块设计内建自测试结构，例如利用数模转换器和模数转换器构成环路进行自验证。对于锁相环、数据转换器等复杂模块，需要精心设计测试模式，以便用经济的方法评估其性能是否满足规格要求。

十一、利用边界扫描技术 facilitating 板级与系统级测试

       当芯片被焊接在印刷电路板上后，对其引脚之间的连接进行测试变得异常困难。边界扫描技术（通常遵循联合测试行动组标准）解决了这一难题。它在芯片每个输入输出引脚处放置一个边界扫描单元，在测试模式下将这些单元连接成一条扫描链。通过这条链，可以控制输出引脚的状态，并捕获输入引脚的状态，从而非侵入式地测试芯片之间引脚的互联是否出现开路、短路或桥接故障。边界扫描不仅用于制造缺陷检测，还支持板级配置、系统内编程和调试，极大地提升了系统的可维护性。

十二、建立 rigorous 的可测试性设计验证流程

       在可测试性设计结构插入后，必须对其进行全面的验证，以确保其在功能模式和测试模式下都能正确工作。验证流程包括：规则检查，确认设计符合所有可测试性设计规则；仿真验证，通过仿真测试模式下的操作，检查扫描链的移位和捕获功能是否正确，时钟和复位控制是否有效；以及故障仿真，使用自动测试向量生成工具产生测试向量，并评估其针对各种故障模型（如固定型故障）的覆盖率。只有通过 rigorous 的验证，才能保证投入了大量硬件资源的可测试性设计结构在硅后测试中真正发挥作用。

十三、执行可测试性设计结构的时序 sign-off 与物理实现考量

       可测试性设计结构的插入会改变原有的电路网表，因此必须像对待功能逻辑一样，对其进行静态时序分析以确保满足时序要求。这包括测试模式下的时序检查，例如扫描链的移位路径必须满足一定的频率要求，捕获路径必须保证建立时间和保持时间。在物理实现阶段，需要将扫描链的单元进行物理排序，以最小化扫描链的布线长度和延迟。还需要注意测试逻辑的电源网格设计，确保其在测试期间供电充足。可测试性设计的时序闭合和物理实现是连接设计阶段与制造测试的关键桥梁。

十四、生成高质量的测试向量并分析故障覆盖率

       自动测试向量生成工具是可测试性设计流程中的核心软件。它基于插入可测试性设计结构后的网表，自动生成能够检测制造缺陷的测试向量。故障覆盖率是衡量测试向量质量的关键指标，它表示被测故障中能够被检测出来的比例。业界通常追求很高的单固定型故障覆盖率。自动测试向量生成过程可能无法覆盖所有故障，这些未覆盖的故障需要人工分析，判断是其确实不可测，还是由于工具限制或可测试性设计约束不当所致。通过迭代分析和改进，最终达到目标覆盖率。

十五、准备完备的可测试性设计交付文档

       清晰、准确的文档是连接设计团队和测试工程师的纽带。可测试性设计交付包通常包括：可测试性设计设计规范，详细描述所采用的可测试性设计架构、扫描链配置、测试模式定义等；测试协议文件，规定测试机台如何与芯片交互，包括波形格式、时序参数等；以及故障仿真报告，展示最终的故障覆盖率结果。这些文档确保了测试工程师能够正确理解设计意图，编写测试程序，并高效地完成芯片量产测试。

十六、在实验室中完成硅片验证与测试调试

       当第一版芯片从晶圆厂返回后，可测试性设计的价值将迎来最终检验。在实验室中，需要首先验证可测试性设计功能本身是否正常，例如扫描链能否正确进行移位操作。然后，施加自动测试向量生成产生的测试向量，将测试结果与仿真预期进行对比。对于测试失败的情况，需要运用诊断工具定位故障点，分析是设计错误、可测试性设计插入问题、还是真实的制造缺陷。这个过程不仅验证了芯片的可制造性，也为改进后续版本的设计和可测试性设计策略提供了宝贵的实践经验。

       综上所述，可测试性设计是一项复杂的系统工程，它要求工程师具备跨领域的知识，从电路设计到测试理论，从架构规划到物理实现。成功实施可测试性设计，不能依赖于零散的技术点，而必须建立一个系统化、流程化且与主设计流程紧密集成的方法学。它将可测试性从一项事后成本中心，转变为事前赋能的价值创造活动，是保障现代复杂芯片一次性成功、实现高质量和高可靠性的不可或缺的支柱。随着芯片工艺持续进步和三维集成等新技术的发展，可测试性设计将持续面临新的挑战，其重要性也将与日俱增。